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Lattice Semiconductor
Functional Description
Timing Diagrams
The top-level timing diagrams for several cases are given in the Figure 2-7 through Figure 2-12 .
Figure 2-7. Timing Diagram for a Continuous, Parallel, Non-Punctured Decoder
clk
din0
din1
x
1
2
3
4
5
6
7
8
9
10
11
...
outvalid
output latency
dout x
x
x
x
x
x
x
1
2
3
4
5
6
Figure 2-8. Timing Diagram for a Continuous, Parallel, Punctured (Rate=2/3) Decoder
clk
pbstart
din0
x
1
2
3
4
5
6
x
x
x
x
x
x
output latency
outvalid
dout
x
x
x
x
x
x
x
1
2
x
4
5
x
x
Figure 2-9. Timing Diagram for a Continuous, Hybrid (Two Cycles), Non-punctured Decoder
clk
din0
din1
x
1
2
3
4
5
6
...
outvalid
output latency
dout
x
x
x
x
1
2
3
Figure 2-10. Timing Diagram for a Continuous, Hybrid (Two cycles), Punctured (Rate=2/3) Decoder
clk
pbstart
din0
x
1
2
3
4
5
6
output latency
outvalid
dout
x
x
x
1
2
x
4
IPUG32_02.7, June 2010
15
Block Viterbi Decoder User’s Guide
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